学位/职称

博士/长鑫存储公司 资深先进工艺研发副总裁

办公室电话

166 0565 9668

Email

Yaner.hu@cxmt.com

教育背景

Duke University, PHD in Engineering, ME & Material Science

研究方向

DRAM 先进工艺研发

任职经历

Duke University (US), Goldstar, LG, UC Berkeley, A Top Semi-con company

主持、参与项目

- 次世代 論理素子 (最小船幅 5nm級 以下) 開發 動向 硏究

- 次世代 論理素子 (最小船幅 5-10nm級) 工程 和 集積化 設計

- 適用技術: Double/ Quadruple Patterning Technology or EUV, strained channel MOSFETs, BEOL air gap

- DRAM 製品 (最小船幅 25-35nm級) 開發 和 製造

- 適用技術:  DPT/QPT, air gap sidewalls, double stacked capacitors and other novel architectures

- DRAM 工程 和 素子 (最小船幅 45-100nm級) 開發

- 適用技術: recessed 3D cell array 素子, double sidewall with low-k materials

- 在多結晶 硅素 不純物 擧動 硏究

- DRAM cells (最小船幅 0.12-0.60m 級) 構造 和 工程 開發

- DRAM cell capacitors (BST, Ta2O5 및 SiNO 誘電膜 包含) 構造 和 工程 開發

- 在多結晶 硅素 不純物/混合物 擴散/ 2界面 不純物 擧動 硏究 / 超傳導體 物性 硏究

个人获奖

代表性论著

Three Series-Connected Transistor Model for a Recess-Channel-Array Transistor and Improvement of Electrical Characteristics by a Bottom Fin Structure

Investigation of Body Bias Dependence of Gate-Induced Drain Leakage Current for Body-Tied Fin Field Effect Transistor

A Novel Body Effect Reduction Technique to Recessed Channel Transistor Featuring Partially Insulating Layer Under Source and Drain : Application to Sub-50nm DRAM Cell

Recessed transistor and method of manufacturing the same

Integrated circuit semiconductor device including stacked level transistors

-  Method of manufacturing multi-channel transistor device and multi-channel transistor device manufactured using the method